FETリプルフィルタを解析してみる
最近なにか似たようなことを繰り返しているような気がするが、FETリプルフィルタをLTspiceを用いていろいろ解析してみた。リプルフィルタの例としてぺるけさんの6N6P全段差動プッシュプル・ミニワッター2012を選んだ。
回路図を上記に示す。
これを元にLTspiceによるシミュレーション回路図を作成。電流源I1は10.5秒後に83mA流すように設定した。また電圧源V1は無負荷時のVIN電圧としてH24-0101の約217Vを使用し、シリーズ抵抗は出力電圧に合わせ込んである。http://www.op316.com/tubes/datalib/pt-data.htm また、R4の1mΩ(メガではなくてミリ)は後述する。
とりあえずシミュレーションを走らせてみた。10.5秒より前にVOUTの電圧がいったん高くなり、電流が流れ始めて設計された電圧に落ち着くようだ。
赤丸印を拡大したところ。VOUTは185.4Vで-C電圧を引いていないためにWebの作例より高め。VINはリプルを含んでいるのでノコギリの形状になっており、その最低電圧とNODE1電圧の差は2.9Vで、ぎりぎりまでVOUTの電圧を高く設定していることがわかる。
VINの電圧だが、電源トランスのレギュレーションにより整流後の電圧が変わってくるので一般的な解は得られないみたい。なので自分が製作したアンプで調べてみたらトランス端子電圧を約1.28倍した値が整流後の電圧となった。ちなみにぺるけさんの作例では約1.30倍と算出される。
VINとVOUTの差電圧は最低10V程度必要。それより低いとAC100Vの変動で整流後のリプルがVOUTに現れる可能性が高くなる。
その差電圧は回路の電流を掛け合わせたものがFETの消費電力となる。だから差電圧を大きくとると消費電力も大きくなる。
作例で計算してみると0.8Wとなった。目安として、1W以下が放熱板無しでも大丈夫、2W以下がシャーシ直付けあるいは小型の放熱板で大丈夫、それより消費電力が大きい場合はしかるべき放熱板が必要。
[抵抗R1の求め方]
まず+Bの電圧を決めておく。FETのVGSは大体4V前後なのでNODE1の電圧は+B電圧より4V程度高くなる。その電圧をR3(1.5MΩ)で割ると電流IR3が算出されるので、VINからNODE1の電圧を引いたものをIR3で割るとR1が計算できる。
R1を計算値より大きい半固定抵抗にしておき、+B電圧が設計値となるような抵抗値を実際に調べてから固定抵抗に変える方法がある。
+B電圧をゆっくり立ち上げる時には、R3にVINとの差電圧がかかるので発熱量が大きくなる。一般的には1/2W程度の抵抗であれば良いようだ。
+Bの立ち上がりをゆっくりとするためにC2を100uFに増やしてみた。結果は30秒後でも+B電圧が安定状態になっておらず、185.2Vだった。
シミュレーション回路にR4(1mΩ)を入れたのは、R4に流れる電流を波形観測するため。その波形を赤で示す。
定常状態でR4に流れる電流を上記に示す。このノードはGNDなのだが、ピークの鋭い電流が流れている。これはC1の充放電によるもので、コンデンサのGND側とダイオードにつながる経路を低抵抗で結ばないとノイズの原因となる。
電源投入時にはこのようにピーク電流が流れ、シミュレーションでは最大2.8Aだった。
このピーク電流を減らすために抵抗R5(100Ω)を入れてみた。
ピークは1.2Aまで減ったが、VOUTは162Vまで落ちてしまった。ちなみにR5を入れる前は185.4V。シミュレーションだと電圧が落ちすぎという気がする。実際には5～10V程度になると思う。
VINとVOUTの電位差が大きい場合は、このようにR5を入れることでVINの電圧を下げることができ、FETの発熱を抑えることができる。
C2をケチって47uFから10uFに減らしてみた。結果はVOUTに現れるリプルが大きくなった。
今度はC1をケチって100uFから33uFに減らしてみた。VINのリプルが大きくなってVOUTが下がってしまっている。
波形を拡大。VINのリプルがNODE1より低くなると、VOUTにもリプルが生じてしまう。
今度は趣向を変えて、D5を外してみる。
電源オフでNODE1の電圧降下がゆるやかになった。これはFETのゲート～ソース間電圧が大きくなることを意味する。FETのゲート～ソース間電圧は絶対最大定格で±30Vとか±35Vとか規定されているから、FETが壊れてしまう。
FETのデータシートにおいてゲート～ソース間にツェナーダイオードがある場合は保護用のダイオードが入れてあることを意味する。この場合にはD5が不要となるが、回路上はD5を入れておいたほうが安心だ。
[2015.04.23追記]
LTspiceでモデルにないFETの追加方法
① 以下の.model以降をメモ帳などにコピーしてLTspiceの実行ディレクトリに2SK3767.incで保存。
② Edit→SPICE directiveで.inc 2SK3767.incと記述。
③ nmosのシンボルを回路に置く。
④ 回路のNMOS上で右クリックして2SK3767と記述。
入手元のわからないナンチャッテモデルなのでご了承のほどを。
.model 2SK3067 VDMOS(Rg=3 Vto=2.8 Rd=1.4 Rs=1 Rb=1.75 Kp=.15 Cgdmax=.08n Cgdmin=.001n Cgs=.01n Cjo=.004n Is=.5p mfg=Infineon Vds=100 Ron=4200m Qg=2n)
.model 2SK3767 VDMOS(Rg=3 Vto=2.8 Rd=1.4 Rs=1 Rb=1.75 Kp=.15 Cgdmax=.08n Cgdmin=.001n Cgs=.01n Cjo=.004n Is=.5p mfg=Infineon Vds=100 Ron=3300m Qg=2n)
ついでに1N4007のモデル
*SRC=1N4007;DI_1N4007;Diodes;Si; 1.00kV 1.00A 3.00us Diodes, Inc. diode
.MODEL 1N4007 D ( IS=76.9p RS=42.0m BV=1.00k IBV=5.00u
+ CJO=26.5p M=0.333 N=1.45 TT=4.32u )
[追記ここまで]
回路図を上記に示す。
これを元にLTspiceによるシミュレーション回路図を作成。電流源I1は10.5秒後に83mA流すように設定した。また電圧源V1は無負荷時のVIN電圧としてH24-0101の約217Vを使用し、シリーズ抵抗は出力電圧に合わせ込んである。http://www.op316.com/tubes/datalib/pt-data.htm また、R4の1mΩ(メガではなくてミリ)は後述する。
とりあえずシミュレーションを走らせてみた。10.5秒より前にVOUTの電圧がいったん高くなり、電流が流れ始めて設計された電圧に落ち着くようだ。
赤丸印を拡大したところ。VOUTは185.4Vで-C電圧を引いていないためにWebの作例より高め。VINはリプルを含んでいるのでノコギリの形状になっており、その最低電圧とNODE1電圧の差は2.9Vで、ぎりぎりまでVOUTの電圧を高く設定していることがわかる。
VINの電圧だが、電源トランスのレギュレーションにより整流後の電圧が変わってくるので一般的な解は得られないみたい。なので自分が製作したアンプで調べてみたらトランス端子電圧を約1.28倍した値が整流後の電圧となった。ちなみにぺるけさんの作例では約1.30倍と算出される。
VINとVOUTの差電圧は最低10V程度必要。それより低いとAC100Vの変動で整流後のリプルがVOUTに現れる可能性が高くなる。
その差電圧は回路の電流を掛け合わせたものがFETの消費電力となる。だから差電圧を大きくとると消費電力も大きくなる。
作例で計算してみると0.8Wとなった。目安として、1W以下が放熱板無しでも大丈夫、2W以下がシャーシ直付けあるいは小型の放熱板で大丈夫、それより消費電力が大きい場合はしかるべき放熱板が必要。
[抵抗R1の求め方]
まず+Bの電圧を決めておく。FETのVGSは大体4V前後なのでNODE1の電圧は+B電圧より4V程度高くなる。その電圧をR3(1.5MΩ)で割ると電流IR3が算出されるので、VINからNODE1の電圧を引いたものをIR3で割るとR1が計算できる。
R1を計算値より大きい半固定抵抗にしておき、+B電圧が設計値となるような抵抗値を実際に調べてから固定抵抗に変える方法がある。
+B電圧をゆっくり立ち上げる時には、R3にVINとの差電圧がかかるので発熱量が大きくなる。一般的には1/2W程度の抵抗であれば良いようだ。
+Bの立ち上がりをゆっくりとするためにC2を100uFに増やしてみた。結果は30秒後でも+B電圧が安定状態になっておらず、185.2Vだった。
シミュレーション回路にR4(1mΩ)を入れたのは、R4に流れる電流を波形観測するため。その波形を赤で示す。
定常状態でR4に流れる電流を上記に示す。このノードはGNDなのだが、ピークの鋭い電流が流れている。これはC1の充放電によるもので、コンデンサのGND側とダイオードにつながる経路を低抵抗で結ばないとノイズの原因となる。
電源投入時にはこのようにピーク電流が流れ、シミュレーションでは最大2.8Aだった。
このピーク電流を減らすために抵抗R5(100Ω)を入れてみた。
ピークは1.2Aまで減ったが、VOUTは162Vまで落ちてしまった。ちなみにR5を入れる前は185.4V。シミュレーションだと電圧が落ちすぎという気がする。実際には5～10V程度になると思う。
VINとVOUTの電位差が大きい場合は、このようにR5を入れることでVINの電圧を下げることができ、FETの発熱を抑えることができる。
C2をケチって47uFから10uFに減らしてみた。結果はVOUTに現れるリプルが大きくなった。
今度はC1をケチって100uFから33uFに減らしてみた。VINのリプルが大きくなってVOUTが下がってしまっている。
波形を拡大。VINのリプルがNODE1より低くなると、VOUTにもリプルが生じてしまう。
今度は趣向を変えて、D5を外してみる。
電源オフでNODE1の電圧降下がゆるやかになった。これはFETのゲート～ソース間電圧が大きくなることを意味する。FETのゲート～ソース間電圧は絶対最大定格で±30Vとか±35Vとか規定されているから、FETが壊れてしまう。
FETのデータシートにおいてゲート～ソース間にツェナーダイオードがある場合は保護用のダイオードが入れてあることを意味する。この場合にはD5が不要となるが、回路上はD5を入れておいたほうが安心だ。
[2015.04.23追記]
LTspiceでモデルにないFETの追加方法
① 以下の.model以降をメモ帳などにコピーしてLTspiceの実行ディレクトリに2SK3767.incで保存。
② Edit→SPICE directiveで.inc 2SK3767.incと記述。
③ nmosのシンボルを回路に置く。
④ 回路のNMOS上で右クリックして2SK3767と記述。
入手元のわからないナンチャッテモデルなのでご了承のほどを。
.model 2SK3067 VDMOS(Rg=3 Vto=2.8 Rd=1.4 Rs=1 Rb=1.75 Kp=.15 Cgdmax=.08n Cgdmin=.001n Cgs=.01n Cjo=.004n Is=.5p mfg=Infineon Vds=100 Ron=4200m Qg=2n)
.model 2SK3767 VDMOS(Rg=3 Vto=2.8 Rd=1.4 Rs=1 Rb=1.75 Kp=.15 Cgdmax=.08n Cgdmin=.001n Cgs=.01n Cjo=.004n Is=.5p mfg=Infineon Vds=100 Ron=3300m Qg=2n)
ついでに1N4007のモデル
*SRC=1N4007;DI_1N4007;Diodes;Si; 1.00kV 1.00A 3.00us Diodes, Inc. diode
.MODEL 1N4007 D ( IS=76.9p RS=42.0m BV=1.00k IBV=5.00u
+ CJO=26.5p M=0.333 N=1.45 TT=4.32u )
[追記ここまで]
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